#芯片制程

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fin
11个月前
Intel传说中的大招18A制程和台积电比到底是个啥水平我一直很好奇，最近终于有点线索了，从密度/良率/功耗稍微整理一下笔记 这十几年来，所谓的5nm3nm制程早就成了营销数字游戏，并不是真的做到了这么小，电路gate实际尺寸仍然是20nm，只不过gate等效密度标为3nm，等效密度才是横向比较的重要KPI之一 先说结论，intel 18A可能和台积电N3E制程密度相当，九月良率0.4 defects/cm2也在可控范围，可能需要4~6季度ramp up才能达到0.1 defects/cm2的比较理想的程度，在2025年，intel可能真的把和台积电的差距缩小到了一代以内 ISSCC 2025 会议日程最近刚出来，intel在缓存SRAM密度上透了个底，18A达到了台积电N3E的水平0.021um2，比台积电N2的0.0175um2还是略差一点（图中的台积电2nm 38.1Mb/mm2包括完整的SRAM macro，不能直接换算） 不过SRAM只是缓存，台积电5nm->3nm两代SRAM密度停滞没进步了(0.021um2)，缓存密度不代表HP logic的密度，只能靠其他角度推测 在这季度intel earnings call上，intel说芯片HD密度(chip density)和intel 3比起来大概提升了30%（1.3x scaling），已知Intel 3密度160 MTr/mm2，和N4P接近，以此推测intel 18A的密度大概在 210 MTr/mm2，和台积电N3E的215MTr/mm2基本持平，和台积电N2比则要少15%以上 intel为什么能暂时缩小差距，其实是因为提前用了GAA + BSPDN技术储备，但即便如此SRAM也只能和台积电3~5nm 上一代FinFET技术密度打平，这也算是不错的策略，跳过把FinFET榨干到极致这一步，直接和台积电N2几乎同时开始下一代GAA技术，不管做的粗糙大小先实现出来再说 台积电在SRAM尺寸上停滞了两代，终于N2上能把SRAM做的更小，说明台积电在GAA技术上也获得了不小进步 最后的结果来看，18A和台积电N3E从logic密度和SRAM密度基本打平，也就是说intel应该是成功的把差距缩小到一代以内了，从时间线上甚至能在台积电N2出来之前做到几个月的制程密度并列领先 18A后等台积电N2出来那就是王者归来了，无论是SRAM密度还是logic密度，都有15%的领先 良率上就没啥好说的了，最近有一些rumor连芯片面积都不谈就说intel的良率只有10%云云，只能说抛开面积谈良率就是耍流氓，如果是H100这种800mm2级别的GPU大芯片，初期10%已经是很不错了。 一般谈良率都是单位面积多少defect，在9月的时候intel CEO Pat说过良率已经可以做到0.4 defects/cm2，相比台积电N5在初期的时候也是0.33defects/cm2并不算夸张，台积电大概花了5~6个季度提升到了0.1defects/cm2，intel应该也能做到类似的程度。 另一个传言说Broadcom说第一版在intel评估结果不达期望，这个就不好说是因为良率不理想还是其他因素了（比如功耗不达标），大概率和良率无关，毕竟良率改进是正常流程 就像当年三星瞒报自家4nm工艺的功耗问题，给高通做骁龙888直接功耗翻车，让高通高层震怒，从此以后即便是用三星制程也顶多是三星和台积电并行，这种内行都能翻车的事情，不在局中就很难判断了 另外一个intel代工潜在的问题就是PDK，也就是给外部客户用的PDK (Process Design Kit) ，broadcom用的据说不是1.0版本的PDK，也许这方面还做的不成熟，毕竟之前intel fab的PDK都是给intel内部用的 总体来说，intel的18A可能没有惊喜，但也算是真的拉近了和台积电的差距，Pat的自救心血值得尊重。 Intel芯片制造其实对地缘政治，和整个AI芯片热潮代工体系来说，都是潜在影响不小的事情，也算是万众瞩目了
#Intel 18A #台积电N3E #芯片制程 #密度 #良率